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PCB�(shè)�(jì)技�(shù)及內(nèi)部結(jié)�(gòu)
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    2009-04-28
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  •     如果高速PCB�(shè)�(jì)能夠像連接原理圖節(jié)�(diǎn)那樣簡單,以及像在計(jì)算機(jī)顯示器上所看到的那樣優(yōu)美的�,那將是一件多么美好的事情。然�,除非設(shè)�(jì)師初入PCB�(shè)�(jì),或者是極度的幸�(yùn),實(shí)際的PCB�(shè)�(jì)通常不像他們所從事的電路設(shè)�(jì)那樣輕松。在�(shè)�(jì)zui終能夠正常工�、有人對性能作出肯定之前,PCB�(shè)�(jì)師都面臨著許多新的挑�(zhàn)。這正是目前高速PCB�(shè)�(jì)的現(xiàn)狀--�(shè)�(jì)�(guī)則和�(shè)�(jì)指南不斷�(fā)展,如果幸運(yùn)的話,它們會形成一個成功的解決方案�

        絕大多數(shù)PCB是精通PCB器件的工作原理和相互影響以及�(gòu)成電路板輸入和輸出的各種�(shù)�(jù)傳輸�(biāo)�(zhǔn)的原理圖�(shè)�(jì)師與可能知道一�(diǎn)甚至可能一�(diǎn)也不知道將小小的原理圖連線�(zhuǎn)換成印刷電路銅線后將會發(fā)生什么的專業(yè)版圖�(shè)�(jì)師相互合作的成果。通常,對zui終電路板的成敗負(fù)�(zé)的是原理圖設(shè)�(jì)�。但�,原理圖�(shè)�(jì)師對的版圖技�(shù)懂得越多,避免出�(xiàn)重大問題的機(jī)會就越多� 

        如果�(shè)�(jì)中含有高密度的FPGA,很可能會有許多挑戰(zhàn)擺放在精心設(shè)�(jì)的原理圖前面。包括數(shù)以百�(jì)的輸入和輸出口數(shù)量,超過500MHz(某些設(shè)�(jì)中可能更高) 的工作頻�,以及小至半毫米的焊球間距等,這些都將�(dǎo)致設(shè)�(jì)單元之間�(chǎn)生不�(yīng)有的相互影響� 

       
    并發(fā)開關(guān)噪聲 

        *個挑�(zhàn)很可能就是所謂的并發(fā)開關(guān)噪聲(SSN)或并發(fā)開關(guān)輸出(SSO�。大量的高頻�(shù)�(jù)流將在數(shù)�(jù)線上�(chǎn)生振鈴和�?dāng)_之類的問�,而電源和地平面上也會出現(xiàn)影響整個電路板性能的地線反彈和電源噪聲問題� 

        為了解決高速數(shù)�(jù)線上的振鈴和�?dāng)_,改用差分信號是很好�*�。由于差分對上的一條線是吸收(Sink)端,另一條提供源電流,因此能從根本上消除感應(yīng)影響。利用差分對傳輸�(shù)�(jù)�,由于電流保持在局�,因此有助于減小返回路徑中的感應(yīng)電流�(chǎn)生的“反彈”噪聲。對于高�(dá)�(shù)百M(fèi)Hz甚至�(shù)GHz的射頻,信號理論表明,在阻抗匹配時可以傳送zui大信號功�。而傳輸線匹配不好時,將會�(chǎn)生反�,只有一部分信號從發(fā)端傳�?shù)浇邮赵O(shè)�,而其他部分將在發(fā)送端和接收端之間來回反彈。在PCB上差分信號實(shí)�(xiàn)的好壞將對阻抗匹配(以及其他方面)起很大的作�� 

        差分走線�(shè)�(jì) 

        差分走線�(shè)�(jì)建立在阻抗受控的PCB原理�。其模型有點(diǎn)像同軸電�。在阻抗受控的PCB�,金屬平面層可以�(dāng)作屏蔽層,絕緣體是FR4層壓�,而導(dǎo)體則是信號走線對(見�1�。FR4的平均介電常�(shù)�4.2�4.5之間。由于不知道制造誤�,有可能�(dǎo)致對銅線的過度蝕�,zui終造成阻抗誤差。計(jì)算PCB走線阻抗的zui方法是利用場解析程序(通常是二�,有時候用三維�,它需要利用有限元對整個PCB批量直接解麥克斯韋方�。該軟件可以根據(jù)走線間距、線�、線厚以及絕緣層的高度來分析EMI效應(yīng)�

    �1:同軸電纜和PCB的比��



        100Ω特征阻抗已經(jīng)成為差分連接線的行業(yè)�(biāo)�(zhǔn)��100Ω的差分線可以用兩根等長的50Ω單端線制�。由于兩根走線彼此靠�,線間的場耦合將減小線的差模阻�。為了保�100Ω的阻抗,走線的寬度必須減小一�(diǎn)。結(jié)��100Ω差分線對中每根線的共模阻抗將�50歐略為高一�(diǎn)�

        理論上走線的尺寸和所用的材料決定了阻�,但過孔、連接器乃至器件焊盤都將在信號路徑中引入阻抗不連續(xù)�。不用這些東西通常是不可能�。有時�,為了更合理的布局和布�,就需要增加PCB的層�(shù),或者增加像埋孔這類功能。埋孔只連接PCB的部分層,但是在解決傳輸線問題的同時,也增加了板子的制作成本。但有時候根本沒有選擇。隨著信號速度越來越快,空間越來越小,像對埋孔這類的額外需求開始增�,這些都應(yīng)成為PCB解決方案的成本要��

    �2:差分線�(shè)�(jì)�(shí)��

        如圖2所示的橫截面是�(shí)際差分線版圖的zui常見圖案。在采用帶狀線布線時,信號被FR-4材料夾在中間。而微帶線時,一條導(dǎo)體是裸露在空氣中�。因?yàn)榭諝獾慕殡姵�?shù)zui低(Er= 1�,故頂層布設(shè)一些關(guān)鍵信號,如時鐘信號或者高頻的SERial-DESerial (SERDES)信�� 微帶線布線應(yīng)該耦合到下方的地平面,該地平面通過吸收部分電磁場線來減小電磁干擾(EMI�。在帶狀線中,所有的電磁場線耦合到上方和下方的參考平面,這大大降低了EMI。如果可能的�,應(yīng)該盡量不要用寬邊耦合帶狀線設(shè)�(jì)。這種�(jié)�(gòu)容易受到參考面中耦合的差分噪聲的影響。另外還需要PCB的均衡制�,這是很難控制�??偟膩碚f,控制位于同一層上的線間距還是比較容易��

        去耦和旁路電容�

        另一個確定PCB的實(shí)際性能是否符合�(yù)期的重要方面需要通過增加去耦和旁路電容�(jìn)行控�。增加去耦電容器有助于減小PCB的電源與地平面之間的電感,并有助于控制PCB上各處的信號和IC的阻�。旁路電容有助于為FPGA提供一個干凈的電源(提供一個電荷庫�。傳�(tǒng)�(guī)則是在方便PCB布線的任何地方都�(yīng)布置去耦電容,并且FPGA電源引腳的數(shù)量決定了去耦電容的�(shù)�。但�,F(xiàn)PGA的超高開�(guān)速度*打破了這種陳規(guī)�

        在典型的FPGA板設(shè)�(jì)�,zui靠近電源的電容為�(fù)載的電流變化提供頻率�(bǔ)�。為了提供低頻濾波并防止電源電壓下降,要使用大的去耦電容。電壓下降是由于�(shè)�(jì)電路啟動時穩(wěn)壓器的響�(yīng)有所滯后。這種大電容通常是低頻響�(yīng)較好的電解電容,其頻率響�(yīng)范圍從直流到幾百kHz�

        每個FPGA輸出變化都要求對信號線充電和放電,這需要能量。旁路電容的功能是在寬頻率范圍內(nèi)提供局部能量存�。另外,還需要串�(lián)電感很小的小電容來為高頻瞬變提供高速電�。而反�(yīng)慢的大電容在高頻電容器能量消耗掉以后繼續(xù)提供電流�

        電源總線上大量的電流瞬變增加了FPGA�(shè)�(jì)的復(fù)雜�。這種電流瞬變通常與SSO/SSN有關(guān)。插入電感非常小的電容器將提供局部高頻能�,可用來消除電源總線上的開關(guān)電流噪聲。這種防止高頻電流�(jìn)入器件電源的去耦電容必須非常靠近FPGA(小�1cm�。有時會將許多小電容并聯(lián)到一起作為器件的局部能量存�,并快速響�(yīng)電流的變化需��

        總的來說,去耦電容的布線�(yīng)該的�,包括過孔中的垂直距雀即便是增加一�(diǎn)�(diǎn)也會增加�(dǎo)線的電感,從而降低去耦的效果�

    �3-典型的PCB疊層和設(shè)�(jì)要素(注意BGA焊盤要偏離于過孔��

        其他技�(shù) 

        隨著信號速度的提高,要在電路板上輕松地傳輸數(shù)�(jù)變得日益困難。可以利用其他一些技�(shù)來�(jìn)一步提升PCB的性能�

        首先也是*的方法就是簡單的器件布局。為zui�(guān)鍵的連接�(shè)�(jì)zui短和zui直接的路徑已�(jīng)是常識了,但不要低估了這一�(diǎn)。既然zui簡單的策略可以得到的效果,何必還要費(fèi)力去�(diào)整板上的信號�� 

        幾乎同樣簡要的方法是要考慮信號線的寬度。當(dāng)�(shù)�(jù)率高�(dá)622MHz甚至更高�,信號傳�(dǎo)的趨膚效�(yīng)變得越發(fā)突出。當(dāng)距離較長�,PCB上很�(xì)的走線(比如4個或5個mil)將對信號形成很大的衰減,就像一個沒有設(shè)�(jì)好的具有衰減的低通濾波器一�,其衰減隨頻率增加而增�。背板越�,頻率越高,信號線的寬度�(yīng)越寬。對于長度大�20英寸的背板走�,線寬應(yīng)該達(dá)�10�12mil�

        通常� 板子上zui�(guān)鍵的信號是時鐘信號。當(dāng)時鐘線設(shè)�(jì)得太長或不好的話,就會為下游放大抖動和偏�,尤其是速度增加的時�。應(yīng)該避免使用多個層來傳輸時�,并且不要在時鐘線上有過�,因?yàn)檫^孔將增加阻抗變化和反�。如果必須用�(nèi)層來布設(shè)時鐘,那么上下層�(yīng)該使用地平面來減小延�。當(dāng)�(shè)�(jì)采用FPGA PLL�,電源平面上的噪聲會增加PLL抖動。如果這一�(diǎn)很關(guān)鍵,可以為PLL�(chuàng)建一�“電源�”,這種島可以利用金屬平面中的較厚蝕刻來�(shí)�(xiàn)PLL模擬電源和數(shù)字電源的隔離�

        對于速率超過2Gbps的信�,必須考慮成本更高的解決方�。在這么高的頻率下,背板厚度和過孔設(shè)�(jì)對信號的完整性影響很�。背板厚度不超過0.200英寸時效果較好。當(dāng)PCB上為高速信號時,層�(shù)�(yīng)盡可能少,這樣可以限制過孔的數(shù)�。在厚板�,連接信號層的過孔較長,將形成信號路徑上的傳輸線分�。采用埋孔可以解決該問題,但制造成本很�。另一種選擇是選用低耗損的介電材�,例如Rogers 4350, GETEK或ARLON。這些材料與FR4材料相比其成本可能接近翻�,但有時這是*的選擇� 

        還有其他一些用于FPGA的設(shè)�(jì)技�(shù),它們可以提供I/O位置的一些選�。在�(guān)鍵的高速SERDES�(shè)�(jì)�,可以通過保留(但不用)相鄰的I/O引腳來隔離SERDES I/O。例�,相對于SERDES Rx和Tx, VCCRX# � VCCTX#以及球位�,可以保�3x3 �5x5 BGA 球區(qū)�。或者如果可能的�,可以保留靠近SERDES的整個I/O�。如果設(shè)�(jì)中沒有I/O限制,這些技�(shù)能夠帶來好處,而且不會增加成本�

        zui后,也是的方法之一是參考FPGA制造商提供的參考板。絕大部分制造商會提供參考板的源版圖信息,雖然由于私有信息問題可能需要特別申�。這些電路板通常包含�(biāo)�(zhǔn)的高速I/O接口,因?yàn)镕PGA制造商在表征和�(rèn)證他們的器件時需要用到這些接口。不過要記住,這些電路板通常是為多種用途設(shè)�(jì)�,不見得與特定的�(shè)�(jì)需求剛好匹�。雖然這樣� 它�?nèi)钥梢宰鳛�?chuàng)建解決方案的起點(diǎn)�

       
    本文小結(jié) 

        �(dāng)�,本文只談及了一些基本的概念。這里所涉及的任何一個主題都可以用整本書的篇幅來討論。關(guān)鍵是要在為PCB版圖�(shè)�(jì)投入大量時間和精力之前搞清楚目標(biāo)是什�。一旦完成了版圖�(shè)�(jì),重新設(shè)�(jì)就會耗費(fèi)大量的時間和金錢,即便是對走線的寬度作略微的�(diào)�。不能依賴PCB版圖工程師做出能夠滿足實(shí)際需求的�(shè)�(jì)來。原理圖�(shè)�(jì)師要一直提供指�(dǎo),作出精明的選擇,并為解決方案的成功�(fù)起責(zé)��

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